（单选题）
在程序的数据流图中，关键路径的时钟周期数是执行一组机器指令所需时钟周期数的一个（）
A上界
B下界
C平均值
D最小值
正确答案
答案解析
略
相似试题
（单选题）
关键路径提供的是程序需要周期数的（）。
（简答题）
对于多周期MIPS处理器，假定将访问数据的过程分成两个时钟周期可使时钟频率从4.8GHz提高到5.6GHz，但会使得lw和sw指令增加时钟周期数。已知基准程序CPUint 2000中各类指令的频率为：Load：25%，Store：10%，Branch：11%，Jump：2%，ALU：52%。以基准程序CPUint 2000为标准计算时钟频率提高后处理器的性能提高了多少？若将取指令过程再分成两个时钟周期，则可进一步使时钟频率提高到6.4GHz，此时，时钟频率的提高是否也能带来处理器性能的提高？为什么？
（单选题）
程序的数据流的关键路径是由于什么的限制形成的。（）
（简答题）
减少流水线处理分支指令时的暂停时钟周期数的技术途径是什么？其流水线数据通路应如何改进？
（简答题）
假设数据通路中各主要功能单元的操作时间为：存储单元：200ps；ALU和加法器：100ps；寄存器堆读口或写口：50ps。程序中指令的组成比例为：取数25%、存数10%、ALU52%、分支11%、跳转2%。假设时钟周期取存储器存取时间的一半，MUX、控制单元、PC、扩展器和传输线路等的延迟都忽略不计，则下面的实现方式中，哪个更快？快多少？ （1）单周期方式：每条指令在一个固定长度的时钟周期内完成； （2）多周期方式：每类指令时钟数：取数-7，存数-6，ALU-5，分支-4，跳转-4； （3）流水线方式：取指1、取指2、取数/译码、执行、存取1、存取2、写回7段流水线；没有结构冒险；数据冒险采用“转发”技术处理；load指令与后续各指令之间存在依赖关系的概率分别1/2、1/4、1/8、…；分支延迟损失时间片为2，预测准确率为75%；不考虑异常、中断和访问失效引起的流水线冒险。
（填空题）
在DLX指令实现的简单数据通路中，（）和（）指令需要4个时钟周期，其它指令需要5个时钟周期。
（填空题）
在8086最小方式的总线读时序图中，在T2时钟周期时，AD0-ADl5，总线上有一个（）。
（填空题）
DDR内存在一个时钟脉冲周期内，传输（）次数据
（简答题）
某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个时钟周期，总线时钟频率为33MHz，求总线带宽是多少？
