（简答题）
给出含有异步清0和计数使能的16位二进制加减可控计数器的VHDL描述。
正确答案
答案解析
略
相似试题
（判断题）
用集成的4位二进制同步加法计数器和与非门可以实现任何计数容量小于16的计数器。
（简答题）
试用74161构成九进制计数器。（可采用异步清零法或同步预置数法）
（单选题）
用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器。
（填空题）
一个异步二进制计数器的最高工作频率为10MHz，如果每个触发器的平均传输延迟时间为10ns，计数过程中每读取一次计数值所需时间为50ns，这个计数器最多只能有（）位。
（判断题）
一个初始状态为0000的模值为16的四位二进制递加计数器经过38个CP脉冲后，其状态为0111。
（简答题）
设计一个带计数使能、同步复位、带进位输出的增1二十进制计数器，计数结果由共阴极七段数码管显示。
（简答题）
用计数器74LS160芯片和与非门接成计数长度为41的计数器，采用同步级联，异步清零端设计。
（简答题）
试用下降沿JK触发器设计一个递增同步六进制计数器。要求计数器的状态转换代码具有相邻性（相邻两组代码中只有一位代码不同），且代码不包含全0和全1的码组。根据题意列出电路的状态转移真值表和卡诺图；写出状态方程、驱动方程，输出方程，检查启动特性。
（简答题）
试用74LS190异步置数功能构成一个七进制计数器。
