（单选题）
在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面哪个赋值语句是错误的。（）。
Aidata<=“00001111”
Bidata<=b”0000_1111”
Cidata<=X”AB”
Didata<=B”21”
正确答案
答案解析
略
相似试题
（单选题）
在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0to127，下面哪个赋值语句是正确的。（）。
（单选题）
在VHDL中，一个设计实体可以拥有一个或多个（）。
（填空题）
在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在（）为设计建立一个工程目录。
（填空题）
VHDL的实体声明部分指定了设计单元的（）或（），它是设计实体对外的一个通信界面，是外界可以看到的部分。
（单选题）
在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，（）事先声明。
（单选题）
在VHDL中，含WAIT语句的进程PROCESS的括弧中（）再加敏感信号，否则则是非法的。
（单选题）
在VHDL中，为定义的信号赋初值，应该使用（）符号。
（单选题）
下面哪一个是VHDL中的波形编辑文件的后缀名（）。
（单选题）
VHDL语言中信号定义的位置是（）。
