(单选题)
VHDL中,为目标变量赋值符号是()。
A=:
B=
C<=
D:=
正确答案
答案解析
略
相似试题
(单选题)
在VHDL中为目标变量赋值符号为()
(单选题)
在一个VHDL设计中idata是一个信号,数据类型为integer,数据范围0to127,下面哪个赋值语句是正确的。()。
(单选题)
在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面哪个赋值语句是错误的。()。
(简答题)
信号赋值语句在什么情况下作为并行语句?在什么情况下作顺序语句?信号赋值和变量赋值符号分别是什么?两种赋值符号有什么区别?
(单选题)
在VHDL中,为定义的信号赋初值,应该使用()符号。
(单选题)
VHDL语言中变量定义的位置是()。
(单选题)
在VHDL的FOR_LOOP语句中的循环变量是一个临时变量,属于LOOP语句的局部量,()事先声明。
(单选题)
在VHDL的CASE语句中,条件句中的“=>”不是操作符号,它只相当与()作用。
(填空题)
VHDL的字符是以()括起来的数字,字母和符号。