（单选题）
在VHDL中为目标变量赋值符号为（）
A＝
B<＝
C：=
D=：
正确答案
答案解析
略
相似试题
（单选题）
VHDL中，为目标变量赋值符号是（）。
（简答题）
信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？
（单选题）
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在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面哪个赋值语句是错误的。（）。
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在VHDL中，为定义的信号赋初值，应该使用（）符号。
（单选题）
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（单选题）
VHDL语言中变量定义的位置是（）。
（填空题）
VHDL的字符是以（）括起来的数字，字母和符号。
